美國當?shù)貢r間 4 月 26 日，臺積電在美國加州圣塔克拉拉市舉辦北美技術論壇，公布了其 3nm 工藝的最新進展和路線圖。其中，最引人關注的是 N3X 工藝，將在 2025 年投入量產(chǎn)，為高性能計算(HPC)領域提供最強的芯片制造能力。

　　

 

　　據(jù)IT之家從臺積電官方獲悉，臺積電的 3nm 工藝家族包括四個版本，分別是基礎的 N3、成本優(yōu)化的 N3E、性能提升的 N3P 和高壓耐受的 N3X。其中，N3E 和 N3P 都是基于 N3 的光學縮小版，可以降低復雜度和成本，同時提高性能和晶體管密度。而 N3X 則是專為 HPC 領域設計的工藝，可以支持更高的電壓和頻率，從而實現(xiàn)更強的計算能力。

　　

 

　　根據(jù)臺積電的數(shù)據(jù)，與 5nm 工藝相比，N3E 可以在相同頻率下降低 32% 的功耗，或者在相同功耗下提高 18% 的性能。而相較于 N3E，N3P 則可以在相同功耗下提高 5% 的性能，或者在相同頻率下降低 5%~10% 的功耗。同時，N3P 還可以將晶體管密度提高 4%，達到 1.7 倍于 5nm 工藝的水平。

　　而 N3X 則是臺積電 3nm 工藝家族中最強悍的版本，它可以在相同功耗下比 N3P 提高 5% 的性能，達到 1.2 伏特以上的電壓水平。這對于一個 3nm 級別的工藝來說是非常極端的，也意味著會有很高的功耗和發(fā)熱問題。因此，這個工藝只適合用于 HPC 級需要極致性能的處理器，并且需要芯片設計者采取有效的措施來控制溫度和功耗。

　　

 

　　臺積電表示，N3E 將在 2023 年下半年開始量產(chǎn)，而 N3P 和 N3X 則分別在 2024 年下半年和 2025 年投入量產(chǎn)。這些工藝都將采用 FinFET 結(jié)構，也就是金屬氧化物半導體場效應晶體管(MOSFET)結(jié)構。這種結(jié)構已經(jīng)被臺積電使用了多年，并且有著成熟和穩(wěn)定的特點。

　　不過，在 2nm 級別以下，臺積電將采用新型的 GAAFET 結(jié)構，也就是門全包圍場效應晶體管(Gate-All-Around FET)結(jié)構。這種結(jié)構可以進一步提高晶體管密度和性能，并且降低功耗和泄漏。臺積電稱，2 納米制程在良品率和元件效能進展良好，將如期于 2025 年量產(chǎn)。臺積電介紹稱，相較于 N3E 制程技術，2 納米在相同功耗下，速度最快將可增加 15%;在相同速度下，功耗最多可降低 30%，同時晶片密度增加逾 15%。